3D 矽晶片的新進展可能會將摩爾定律延長數年

許多研究人員認為，下一個重大突破將不是來自於使設備變得更小，而是來自於建造它們。

由伊利諾大學格蘭傑工程學院材料科學與工程教授曹慶領導的團隊展示了一種將多層矽電子裝置直接堆疊在一起的新方法。這種方法可以顯著提高計算密度、提高效能並降低功耗，從而延續半個多世紀以來推動半導體產業的進步。

「以靜態隨機存取記憶體這樣簡單的東西為例，它在 CPU 和 GPU 中通用。如今，需要六個稱為晶體管的微電子裝置才能在單個平面上儲存一位資訊。透過垂直集成，您可以將其分為多個層。這就像用高層建築取代雜亂的社區：您獲得相同的功能，但通訊足跡進一步減少。高效，」曹曹解釋道。

研究人員報告說，他們的製程在使用標準單晶矽（現代電子產品的核心半導體材料）時，產量達到 98-100%。結果顯示該技術最終可能被商業晶片製造商採用。

曹說：“垂直整合開始進入商業設備，特別是專用人工智慧硬件，但單晶片集成可以釋放 3D 晶片的全部潛力。” “我們第一次滿足了使用標準單晶矽的單片 3D 集成的熱預算，並提供了前所未有的性能。”

研究結果發表於 自然很少發表矽微電子研究文章的期刊。

半導體產業為何蓬勃發展

大約 60 年來，摩爾定律一直指導著晶片的開發。該原理預測，積體電路中的電晶體密度大約每兩年就會增加一倍，從而產生更快、更有效率的處理器。

這種趨勢一直維持得很好，但維持起來卻越來越困難。

「從某種意義上說，我們正在達到物理學設定的極限，」曹說。 「如果你觀察電晶體的實際尺寸，你會發現它們並沒有變得更小，特別是在接觸的柵極的節距方面。這是因為我們受到矽的固有材料特性和量子力學基本規則的限制。如果我們要保持微處理器處理能力提高的趨勢，我們需要開始考慮的不僅僅是將器件擠壓到單個表面上。」

垂直堆疊設備提供了一個有吸引力的選擇。工程師可以將多層電路堆疊在一起，而不是繼續縮小單一電晶體。這不僅為組件創造了更多的空間，而且還縮短了電纜距離，減少了寄生電容，並顯著增加了晶片不同部分之間的通訊頻寬。

這些優勢對於人工智慧和其他資料密集型運算應用尤其重要。

單晶片 3D 晶片的前景

如今的 3D 晶片技術已經使用堆疊，但通常半導體裝置在粘合在一起之前先在單獨的晶圓上製造。例如高頻寬記憶體和 AMD 的 3D V-Cache 技術。

雖然這些方法很成功，但也有其限制。層之間的對準相對較厚，並且稱為矽通孔 (TSV) 的垂直連接相對較大且稀疏。

三維整體整合採用了不同的方法。每個新元件層不是將形成的晶圓連接在一起，而是直接在前一個裝置層的頂部製造。這可以實現更密集的垂直連接、更小的層間距離以及以奈米為單位的對準精度。

研究人員多年來一直在研究這個概念，因為與傳統的堆疊方法相比，它可以將層之間的連接性提高 10 到 100 倍。

解決散熱問題

單晶片整合的最大障礙是溫度。

生產高品質晶體矽和製造高性能半導體裝置通常需要 1,000 攝氏度左右的溫度。然而，當金屬互連已經存在於完整的電路層中時，這些溫度會破壞它們。

「一般來說，業界認為，一旦第一層電路完成，其他層的熱預算限制為攝氏 400 度，」曹說。 “學術界和工業界的研究人員都試圖通過使用單晶矽半導體材料作為頂層來解決這個問題。但所有由此產生的設備都不可避免地會遇到性能和可靠性問題。”

先前的努力已經探索了替代品，包括多晶矽、非晶和奈米晶金屬氧化物、碳奈米管和二維半導體。然而，這些材料通常會帶來性能限製或缺陷，從而導致與底層矽晶體管不匹配。

超薄矽奈米膜可實現低溫製造

伊利諾伊州團隊開發了一種工藝，即使在低於熱極限的情況下也能保持單晶矽的優勢。

此方法首先從供體芯片創建超薄矽奈米膜。然後使用輥層壓機將這些膜轉移到具有完整電路的接收基板上。黏合過程需要200攝氏度以上的溫度。

由於矽層保留了其晶體質量，因此最終的裝置可以保持強大的性能和可靠性，同時安全地保持在單晶片整合所需的熱預算範圍內。

曹說：「我們的方法不僅更容易以更低的成本實施，而且比以前的堆疊矽晶片的方法具有多個優勢。」「與典型晶圓的 500 至 700 微米厚度相比，我們轉移的薄膜厚度僅為 10 奈米或更薄。由於它們非常薄，因此這些薄膜具有機械柔性壓，可以貼合底部表面缺陷。

三層高性能堆疊

研究人員也重新設計了晶體管的架構。

傳統的晶體管製造依賴一種稱為摻雜的工藝，該工藝將雜質引入矽中以控制電學行為。這個過程通常需要600攝氏度以上的溫度。

為了避免這些溫度，團隊使用了無結晶體管。在這些裝置中，在堆疊過程開始之前，矽被均勻且重度摻雜。非常薄的矽膜仍然可以實現對電晶體的有效閘極控制，而高摻雜水平有助於降低寄生接觸電阻。

採用這種策略，研究人員堆疊了包含 625 個電晶體的三層。該裝置表現出高均勻性和高製造性能。

它們的輸出電流密度與在更高溫度下在體晶圓上製造的傳統矽電晶體相匹配。它們的性能也比由替代材料製成的單片裝置高出至少三到四倍。

團隊使用垂直金屬互連連接各層，並成功展示了三維邏輯電路和靜態隨機存取記憶體單元。

邁向商業半導體製造

曹表示，最重要的結果可能是流程的可擴充性。

「但最重要的是，我們已經證明這個過程是可擴展的，」曹說。 “您可以繼續堆疊我們展示的三層之外的層。該工藝將產生具有高性能和低可變性的高性能晶體管。我們現在擁有堅實的基礎來轉移這項技術並展示其在工業半導體鑄造廠中的直接前景。”

這項工作是透過伊利諾伊州 Grainger Engineering 的先進半導體晶片加速性能中心完成的，該中心的行業合作夥伴包括 IBM、英特爾和台灣積體電路製造公司。

研究人員正準備將該技術轉移到工業半導體鑄造廠，這是實現真正的 3D 單片矽晶片商業化生產的重要一步。

其他研究貢獻者包括 Bao Lam、Yung Man Yu、Hyunjun Nam、Hsu-Chih Ni、Shomik Chatterjee、Shaloo Rakheja 和 Jia-Min Zhuo。

資金由美國國家科學基金會、伊利諾州固安傑工程先進半導體晶片和加速性能產業合作夥伴中心以及 Silicon Crossroads 微電子公共中心提供。